fen60.spl

来自「vhdl经典源代码——时钟设计」· SPL 代码 · 共 9 行

SPL

9 行

[Inputs]
clk
rst
[Outputs]
carry
=qout1[3:0]=
=qout2[3:0]=
[BiDir]

fen60.spl - 源码说明

本页面展示了「vhdl经典源代码——时钟设计」中的 fen60.spl 源码文件，采用 SPL 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫开发者社区收录了大量与VHDL相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

复制代码Ctrl + C

搜索代码Ctrl + F

全屏模式F11

增大字号Ctrl + =

减小字号Ctrl + -

显示快捷键?