sel.spl

vhdl经典源代码——时钟设计

SPL

字号:

[Inputs]
clk
rst
=qin1[3:0]=
=qin2[3:0]=
=qin3[3:0]=
=qin4[3:0]=
=qin5[3:0]=
=qin6[3:0]=
[Outputs]
=qout[3:0]=
=nsel[5:0]=
[BiDir]

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