display.vhd

来自「显示频率测量」· VHDL 代码 · 共 7 行

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity display  is
   port(data_in:in std_logic_vector(6 downto 0);--s输出为4位二进制数，范