bcd.map.summary

用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器

Flow Status : Successful - Wed Dec 14 11:09:07 2005
Quartus II Version : 5.0 Build 148 04/26/2005 SJ Full Version
Revision Name : bcd
Top-level Entity Name : bcd
Family : MAX7000S
Device : EPM7128SLC84-15
Timing Models : Final
Met timing requirements : N/A
Total macrocells : 33
Total pins : 16