bcd.fit.rpt

用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器

; 77       ; 76         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 78       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 79       ; 78         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 80       ; 79         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 81       ; 80         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 82       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 83       ; 82         ; --       ; clk            ; input  ; TTL          ;         ; Y               ;
; 84       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 2                    ; 0                 ; 0                 ; 2     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 83    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
; rst  ; 1     ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |bcd                       ; 34         ; 20   ; |bcd                ;
+----------------------------+------------+------+---------------------+


+---------------------------------------------------------------------------------------------+
; Control Signals                                                                             ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; clk  ; PIN_83   ; 22      ; Clock        ; yes    ; On                   ; --               ;
; rst  ; PIN_1    ; 22      ; Async. clear ; yes    ; On                   ; --               ;
; rst  ; PIN_1    ; 22      ; Preset       ; no     ; --                   ; --               ;
+------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 22      ; On                   ; --               ;
; rst  ; PIN_1    ; 22      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------+----------------+
; Name           ; Fan-Out        ;
+----------------+----------------+
; cnt[1]         ; 21             ;
; cnt[0]         ; 21             ;
; cnt[2]         ; 20             ;
; cnt[3]         ; 19             ;
; cnt[4]         ; 18             ;
; cnt[5]         ; 17             ;
; cnt[6]         ; 16             ;
; cnt[7]         ; 15             ;
; cnt[9]         ; 13             ;
; cnt[8]         ; 13             ;
; cnt[10]        ; 12             ;
; en[0]~reg0     ; 11             ;
; en[1]~reg0     ; 11             ;
; cnt[11]        ; 11             ;
; a[3]           ; 10             ;
; a[2]           ; 10             ;
; a[1]           ; 10             ;
; a[0]           ; 10             ;
; cnt[12]        ; 10             ;
; cnt[13]        ; 9              ;
; cnt[14]        ; 8              ;
; cnt[15]        ; 7              ;
; cnt[19]        ; 5              ;
; cnt[18]        ; 5              ;
; cnt[17]        ; 5              ;
; cnt[16]        ; 5              ;
; reduce_or~1656 ; 1              ;
; reduce_or~1654 ; 1              ;
; ~VCC~0         ; 1              ;
; reduce_or~1649 ; 1              ;
; reduce_or~1647 ; 1              ;
; reduce_or~1646 ; 1              ;
; reduce_or~1640 ; 1              ;
; reduce_or~1634 ; 1              ;
; reduce_or~1628 ; 1              ;
; reduce_or~1624 ; 1              ;
; reduce_or~1615 ; 1              ;
; reduce_or~1609 ; 1              ;
+----------------+----------------+


+------------------------------------------------+
; Interconnect Usage Summary                     ;
+----------------------------+-------------------+
; Interconnect Resource Type ; Usage             ;
+----------------------------+-------------------+
; Output enables             ; 0 / 6 ( 0 % )     ;