mlt.hier_info

用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器

|mlt
a[0] => mult~0.IN1
a[1] => mult~0.IN0
b[0] => mult~0.IN3
b[1] => mult~0.IN2
c[0] <= <VCC>
c[1] <= c~6.DB_MAX_OUTPUT_PORT_TYPE
c[2] <= c~5.DB_MAX_OUTPUT_PORT_TYPE
c[3] <= c~4.DB_MAX_OUTPUT_PORT_TYPE
c[4] <= c~3.DB_MAX_OUTPUT_PORT_TYPE
c[5] <= c~2.DB_MAX_OUTPUT_PORT_TYPE
c[6] <= c~1.DB_MAX_OUTPUT_PORT_TYPE
c[7] <= c~0.DB_MAX_OUTPUT_PORT_TYPE
en <= <GND>