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来自「用verlog语言编的又一个很好的综合实验(交通灯的控制),特别适合于FPGA/」· RPT 代码 · 共 506 行 · 第 1/5 页

; cnt[0]  ; LC7      ; 37      ; Clock enable ; no     ; --                   ; --               ;
; cnt[10] ; LC17     ; 29      ; Clock enable ; no     ; --                   ; --               ;
; cnt[11] ; LC14     ; 28      ; Clock enable ; no     ; --                   ; --               ;
; cnt[12] ; LC4      ; 28      ; Clock enable ; no     ; --                   ; --               ;
; cnt[13] ; LC18     ; 28      ; Clock enable ; no     ; --                   ; --               ;
; cnt[14] ; LC104    ; 27      ; Clock enable ; no     ; --                   ; --               ;
; cnt[15] ; LC20     ; 27      ; Clock enable ; no     ; --                   ; --               ;
; cnt[16] ; LC19     ; 25      ; Clock enable ; no     ; --                   ; --               ;
; cnt[17] ; LC105    ; 25      ; Clock enable ; no     ; --                   ; --               ;
; cnt[18] ; LC22     ; 25      ; Clock enable ; no     ; --                   ; --               ;
; cnt[19] ; LC106    ; 24      ; Clock enable ; no     ; --                   ; --               ;
; cnt[1]  ; LC95     ; 37      ; Clock enable ; no     ; --                   ; --               ;
; cnt[20] ; LC110    ; 23      ; Clock enable ; no     ; --                   ; --               ;
; cnt[21] ; LC109    ; 22      ; Clock enable ; no     ; --                   ; --               ;
; cnt[22] ; LC102    ; 22      ; Clock enable ; no     ; --                   ; --               ;
; cnt[23] ; LC103    ; 22      ; Clock enable ; no     ; --                   ; --               ;
; cnt[24] ; LC108    ; 20      ; Clock enable ; no     ; --                   ; --               ;
; cnt[25] ; LC107    ; 20      ; Clock enable ; no     ; --                   ; --               ;
; cnt[2]  ; LC83     ; 36      ; Clock enable ; no     ; --                   ; --               ;
; cnt[3]  ; LC27     ; 35      ; Clock enable ; no     ; --                   ; --               ;
; cnt[4]  ; LC31     ; 34      ; Clock enable ; no     ; --                   ; --               ;
; cnt[5]  ; LC21     ; 33      ; Clock enable ; no     ; --                   ; --               ;
; cnt[6]  ; LC24     ; 32      ; Clock enable ; no     ; --                   ; --               ;
; cnt[7]  ; LC23     ; 31      ; Clock enable ; no     ; --                   ; --               ;
; cnt[8]  ; LC29     ; 29      ; Clock enable ; no     ; --                   ; --               ;
; cnt[9]  ; LC9      ; 29      ; Clock enable ; no     ; --                   ; --               ;
; rst     ; PIN_1    ; 53      ; Async. clear ; yes    ; On                   ; --               ;
; rst     ; PIN_1    ; 53      ; Preset       ; no     ; --                   ; --               ;
+---------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 53      ; On                   ; --               ;
; rst  ; PIN_1    ; 53      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+-----------------------------------------------+
; Non-Global High Fan-Out Signals               ;
+-------------------------------------+---------+
; Name                                ; Fan-Out ;
+-------------------------------------+---------+
; cnt[1]                              ; 37      ;
; cnt[0]                              ; 37      ;
; cnt[2]                              ; 36      ;
; cnt[3]                              ; 35      ;
; cnt[4]                              ; 34      ;
; cnt[5]                              ; 33      ;
; cnt[6]                              ; 32      ;
; cnt[7]                              ; 31      ;
; cnt[10]                             ; 29      ;
; cnt[9]                              ; 29      ;
; cnt[8]                              ; 29      ;
; cnt[13]                             ; 28      ;
; cnt[12]                             ; 28      ;
; cnt[11]                             ; 28      ;
; cnt[15]                             ; 27      ;
; cnt[14]                             ; 27      ;
; first[0]                            ; 26      ;
; first[1]                            ; 25      ;
; cnt[18]                             ; 25      ;
; cnt[17]                             ; 25      ;
; cnt[16]                             ; 25      ;
; first[3]                            ; 24      ;
; cnt[19]                             ; 24      ;
; first[2]                            ; 23      ;
; second[2]                           ; 23      ;
; second[0]                           ; 23      ;
; cnt[20]                             ; 23      ;
; second[1]                           ; 22      ;
; cnt[23]                             ; 22      ;
; cnt[22]                             ; 22      ;
; cnt[21]                             ; 22      ;
; cnt[25]                             ; 20      ;
; cnt[24]                             ; 20      ;
; lpm_counter:cnt_scan_rtl_0|dffs[0]  ; 17      ;
; lpm_counter:cnt_scan_rtl_0|dffs[1]  ; 16      ;
; lpm_counter:cnt_scan_rtl_0|dffs[2]  ; 15      ;
; en[1]~reg0                          ; 14      ;
; en[0]~reg0                          ; 14      ;
; lpm_counter:cnt_scan_rtl_0|dffs[3]  ; 14      ;
; state~47                            ; 13      ;
; lpm_counter:cnt_scan_rtl_0|dffs[4]  ; 13      ;
; lpm_counter:cnt_scan_rtl_0|dffs[5]  ; 12      ;
; lpm_counter:cnt_scan_rtl_0|dffs[6]  ; 11      ;
; lpm_counter:cnt_scan_rtl_0|dffs[7]  ; 10      ;
; lpm_counter:cnt_scan_rtl_0|dffs[8]  ; 9       ;
; lpm_counter:cnt_scan_rtl_0|dffs[9]  ; 8       ;
; lpm_counter:cnt_scan_rtl_0|dffs[10] ; 7       ;
; lpm_counter:cnt_scan_rtl_0|dffs[11] ; 6       ;
; reduce_or~2491                      ; 5       ;
; state~48                            ; 5       ;
+-------------------------------------+---------+


+-------------------------------------------------+
; Interconnect Usage Summary                      ;
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