clock.fit.rpt

用verlog语言编的一个很好的综合实验,特别适合于FPGA/CPLD的初学者

; 44       ; 43         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 45       ; 44         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 46       ; 45         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 47       ; 46         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 48       ; 47         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 49       ; 48         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 50       ; 49         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 51       ; 50         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 52       ; 51         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 53       ; 52         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 54       ; 53         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 55       ; 54         ; --       ; dataout[6]     ; output ; TTL          ;         ; Y               ;
; 56       ; 55         ; --       ; dataout[2]     ; output ; TTL          ;         ; Y               ;
; 57       ; 56         ; --       ; dataout[7]     ; output ; TTL          ;         ; Y               ;
; 58       ; 57         ; --       ; dataout[3]     ; output ; TTL          ;         ; Y               ;
; 59       ; 58         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 60       ; 59         ; --       ; dataout[4]     ; output ; TTL          ;         ; Y               ;
; 61       ; 60         ; --       ; dataout[0]     ; output ; TTL          ;         ; Y               ;
; 62       ; 61         ; --       ; +TCK           ; input  ; TTL          ;         ; N               ;
; 63       ; 62         ; --       ; dataout[5]     ; output ; TTL          ;         ; Y               ;
; 64       ; 63         ; --       ; dataout[1]     ; output ; TTL          ;         ; Y               ;
; 65       ; 64         ; --       ; en[7]          ; output ; TTL          ;         ; Y               ;
; 66       ; 65         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 67       ; 66         ; --       ; en[6]          ; output ; TTL          ;         ; Y               ;
; 68       ; 67         ; --       ; en[5]          ; output ; TTL          ;         ; Y               ;
; 69       ; 68         ; --       ; en[4]          ; output ; TTL          ;         ; Y               ;
; 70       ; 69         ; --       ; en[3]          ; output ; TTL          ;         ; Y               ;
; 71       ; 70         ; --       ; *TDO           ; output ; TTL          ;         ; N               ;
; 72       ; 71         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 73       ; 72         ; --       ; en[2]          ; output ; TTL          ;         ; Y               ;
; 74       ; 73         ; --       ; en[1]          ; output ; TTL          ;         ; Y               ;
; 75       ; 74         ; --       ; en[0]          ; output ; TTL          ;         ; Y               ;
; 76       ; 75         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 77       ; 76         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 78       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 79       ; 78         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 80       ; 79         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 81       ; 80         ; --       ; RESERVED_INPUT ;        ;              ;         ;                 ;
; 82       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 83       ; 82         ; --       ; clk            ; input  ; TTL          ;         ; Y               ;
; 84       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 2                    ; 0                 ; 0                 ; 2     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 83    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
; rst  ; 1     ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-----------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                   ;
+---------------------------------+------------+------+-----------------------------------+
; Compilation Hierarchy Node      ; Macrocells ; Pins ; Full Hierarchy Name               ;
+---------------------------------+------------+------+-----------------------------------+
; |clock                          ; 95         ; 22   ; |clock                            ;
;    |lpm_counter:cnt_scan_rtl_0| ; 16         ; 0    ; |clock|lpm_counter:cnt_scan_rtl_0 ;
+---------------------------------+------------+------+-----------------------------------+


+----------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                            ;
+-------------------------------------+----------+---------+--------------+--------+----------------------+------------------+
; Name                                ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+-------------------------------------+----------+---------+--------------+--------+----------------------+------------------+
; clk                                 ; PIN_83   ; 74      ; Clock        ; yes    ; On                   ; --               ;
; cnt[0]                              ; LC1      ; 37      ; Clock enable ; no     ; --                   ; --               ;
; cnt[10]                             ; LC41     ; 28      ; Clock enable ; no     ; --                   ; --               ;
; cnt[11]                             ; LC44     ; 27      ; Clock enable ; no     ; --                   ; --               ;
; cnt[12]                             ; LC45     ; 26      ; Clock enable ; no     ; --                   ; --               ;
; cnt[13]                             ; LC33     ; 25      ; Clock enable ; no     ; --                   ; --               ;
; cnt[14]                             ; LC37     ; 24      ; Clock enable ; no     ; --                   ; --               ;
; cnt[15]                             ; LC39     ; 23      ; Clock enable ; no     ; --                   ; --               ;
; cnt[16]                             ; LC42     ; 21      ; Clock enable ; no     ; --                   ; --               ;
; cnt[17]                             ; LC43     ; 21      ; Clock enable ; no     ; --                   ; --               ;
; cnt[18]                             ; LC46     ; 20      ; Clock enable ; no     ; --                   ; --               ;
; cnt[19]                             ; LC6      ; 19      ; Clock enable ; no     ; --                   ; --               ;
; cnt[1]                              ; LC62     ; 37      ; Clock enable ; no     ; --                   ; --               ;
; cnt[20]                             ; LC10     ; 18      ; Clock enable ; no     ; --                   ; --               ;
; cnt[21]                             ; LC36     ; 17      ; Clock enable ; no     ; --                   ; --               ;
; cnt[22]                             ; LC34     ; 16      ; Clock enable ; no     ; --                   ; --               ;
; cnt[23]                             ; LC8      ; 15      ; Clock enable ; no     ; --                   ; --               ;
; cnt[24]                             ; LC15     ; 13      ; Clock enable ; no     ; --                   ; --               ;
; cnt[25]                             ; LC47     ; 13      ; Clock enable ; no     ; --                   ; --               ;