delay.v

来自「《Verilog HDL 程序设计教程》5」· Verilog 代码 · 共 12 行

12 行

module delay(out,a,b,c);
output out;
input a,b,c;
and a1(n1,a,b);
or o1(out,c,n1);
specify
(a=>out)=2;
(b=>out)=3;
(c=>out)=1;
endspecify
endmodule

delay.v - 源码说明

本页面展示了「《Verilog HDL 程序设计教程》5」中的 delay.v 源码文件，采用 Verilog 编程语言编写，共 12 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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