test2.v

来自「《Verilog HDL 程序设计教程》5」· Verilog 代码 · 共 15 行

15 行

module test2;
reg clk1,clk2;
parameter CYCLE = 100;

always
begin
            {clk1,clk2} = 2'b10;
#(CYCLE/4)  {clk1,clk2} = 2'b01;
#(CYCLE/4)  {clk1,clk2} = 2'b11;
#(CYCLE/4)  {clk1,clk2} = 2'b00;
#(CYCLE/4)  {clk1,clk2} = 2'b10;
end
initial $monitor($time,,,"clk1=%b clk2=%b",clk1,clk2);
endmodule

test2.v - 源码说明

本页面展示了「《Verilog HDL 程序设计教程》5」中的 test2.v 源码文件，采用 Verilog 编程语言编写，共 15 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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