mux31.v

来自「《Verilog HDL 程序设计教程》5」· Verilog 代码 · 共 20 行

primitive mux31(Y,in0,in1,in2,s2,s1);
input in0,in1,in2,s2,s1;
output Y;
table
//in0 in1 in2 s2 s1 : Y
0   ?   ?    0   0  :  0;
1   ?   ?    0   0  :  1;
?   0   ?    0   1  :  0;
?   1   ?    0   1  :  1;
?   ?   0    1   ?  :  0;
?   ?   1    1   ?  :  1;
0   0   ?    0   ?  :  0;
1   1   ?    0   ?  :  1;
0   ?   0    ?   0  :  0;
1   ?   1    ?   0  :  1;
?   0   0    ?   1  :  0;
?   1   1    ?   1  :  1;
endtable
endprimitive