mux4_1d.v

来自「《Verilog HDL 程序设计教程》4」· Verilog 代码 · 共 6 行

6 行

module mux4_1d(out,in1,in2,in3,in4,cntrl1,cntrl2);
output out;
input in1,in2,in3,in4,cntrl1,cntrl2;
assign out=cntrl1 ? (cntrl2 ? in4:in3):(cntrl2 ? in2:in1);
endmodule

mux4_1d.v - 源码说明

本页面展示了「《Verilog HDL 程序设计教程》4」中的 mux4_1d.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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