half_add2.v

来自「《Verilog HDL 程序设计教程》4」· Verilog 代码 · 共 7 行

7 行

module half_add2(a,b,sum,cout);
input a,b;
output sum,cout;
assign sum=a^b;
assign cout=a&b;
endmodule

half_add2.v - 源码说明

本页面展示了「《Verilog HDL 程序设计教程》4」中的 half_add2.v 源码文件，采用 Verilog 编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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