mux4_1c.v

来自「《Verilog HDL 程序设计教程》4」· Verilog 代码 · 共 7 行

module mux4_1c(out,in1,in2,in3,in4,cntrl1,cntrl2);
output out;
input in1,in2,in3,in4,cntrl1,cntrl2;
assign out=(in1 & ~cntrl1 & ~cntrl2)|(in2 & ~cntrl1 & cntrl2)|
       (in3 & cntrl1 & ~cntrl2)|(in4 & cntrl1 & cntrl2);
endmodule