buried_ff.v

来自「《Verilog HDL 程序设计教程》2」· Verilog 代码 · 共 11 行

11 行

module buried_ff(c,b,a);
output c;
input b,a;
reg c;

always @(a or b)
  begin
  if((b==1)&&(a==1))  c=a&b;
  end
endmodule

buried_ff.v - 源码说明

本页面展示了「《Verilog HDL 程序设计教程》2」中的 buried_ff.v 源码文件，采用 Verilog 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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