adder.v

来自「《Verilog HDL 程序设计教程》2」· Verilog 代码 · 共 8 行

module adder(cout,sum,a,b,cin);
parameter size=16;
output cout;
output[size-1:0] sum;
input cin;
input[size-1:0] a,b;
assign {cout,sum}=a+b+cin;
endmodule