pa_se.v

来自「这是我自己写的4位并转串ISE代码」· Verilog 代码 · 共 42 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    15:10:34 10/29/2006 
// Design Name: 
// Module Name:    pa_se 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module pa_se(clk,in,out,clr);
    
    input [0:0] clk,clr;
    input [3:0] in;
    output [0:0] out;
	 reg [0:0] out;
	 
	 integer i=3;
    always  @(posedge clk or negedge clr)
	  begin	    		 
	      if(!clr) 
		      out<=0;
	      else if(i>=0)
		     begin
		       out<=in[i];		       
				 i=i-1;
		     end
			else
			    out<=out;    
	  end
endmodule