se_pa.v

来自「这是我自己写的4位并转串ISE代码」· Verilog 代码 · 共 42 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    09:10:12 10/30/2006 
// Design Name: 
// Module Name:    se_pa 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module se_pa(se_in, pa_out, clr, clk);
    input [0:0] se_in;
    output [3:0] pa_out;
    input [0:0] clr;
    input [0:0] clk;
	 reg [3:0] pa_out;
	 integer i=0;
	 always @(posedge clk or negedge clr)
	 begin
	   if(!clr)
		   pa_out<=0;
	   else if(i<=3)
		   begin
			  pa_out[3-i]<=se_in;
			  
			  i=i+1;
			end
		else
		     pa_out<=pa_out;
	 end
endmodule