📄 sub.v
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 17:30:56 11/07/2006 // Design Name: // Module Name: SUB // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision 0.01 - File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module sub_cf(a, b, out, CF); input [3:0] a; input [3:0] b; output [3:0] out; output [0:0] CF; reg CF; reg [3:0] out; always @(a or b) begin CF<=0; begin if(a<b) begin CF<=1; out<=b+(~a+4'b0001); end else if(a==b) out<=0; else out<=a+(~b+4'b0001); end endendmodule
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