_primary.vhd

来自「这是我自己写的两个8位二进制数的乘法程序」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity Mult is
    port(
        a               : in     vl_logic_vector(7 downto 0);
        b               : in     vl_logic_vector(7 downto 0);
        \out\           : out    vl_logic_vector(15 downto 0)
    );
end Mult;