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📄 system1.fit.rpt

📁 用VHDL语言实现的控制DS18B20构成测温仪表的程序
💻 RPT
📖 第 1 页 / 共 4 页
字号:
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; 2      ; 3     ;
; 3      ; 1     ;
+--------+-------+


+-------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                     ;
+---------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                      ; Fan-Out ;
+---------------------------------------------------------------------------------------------------------------------------+---------+
; led_convertor:display_component|enb~5                                                                                     ; 51      ;
; led_convertor:display_component|clk_1k~1                                                                                  ; 30      ;
; led_convertor:display_component|clr~5                                                                                     ; 28      ;
; led_convertor:display_component|convertor:my_convert|b2[0]~26                                                             ; 24      ;
; led_convertor:display_component|state.display~16                                                                          ; 23      ;
; lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[0]                                                       ; 21      ;
; led_convertor:display_component|\myled:temp1[0]~6                                                                         ; 21      ;
; ramdata[2]~15                                                                                                             ; 20      ;
; ramdata[1]~16                                                                                                             ; 20      ;
; ramdata[8]~21                                                                                                             ; 19      ;
; ramdata[3]~17                                                                                                             ; 19      ;
; ramdata[11]~18                                                                                                            ; 18      ;
; \Reset1:cnter[1]~1                                                                                                        ; 18      ;
; ramdata[9]~22                                                                                                             ; 18      ;
; reduce_or~114                                                                                                             ; 16      ;
; lpm_add_sub:add_rtl_1|addcore:adder|a_csnbuffer:result_node|cout[0]                                                       ; 16      ;
; \Reset1:cnter[2]~1                                                                                                        ; 14      ;
; \Reset1:temp0[3]~31                                                                                                       ; 13      ;
; allstate.rstop~21                                                                                                         ; 13      ;
; ramdata[10]~23                                                                                                            ; 13      ;
; dq[0]                                                                                                                     ; 12      ;
; \Reset1:temp0[1]~31                                                                                                       ; 11      ;
; \Reset1:cnter[3]~1                                                                                                        ; 11      ;
; \Reset1:temp0[2]~31                                                                                                       ; 10      ;
; led_convertor:display_component|\myled:temp1[2]~9                                                                         ; 10      ;
; led_convertor:display_component|convertor:my_convert|LessThan~485                                                         ; 10      ;
; rtl~882                                                                                                                   ; 9       ;
; led_convertor:display_component|\myled:temp1[1]~10                                                                        ; 9       ;
; led_convertor:display_component|\myled:temp1[1]~9                                                                         ; 9       ;
; allstate.wait_480u~68                                                                                                     ; 9       ;
; \Reset1:cnter[4]~3                                                                                                        ; 9       ;
; ramdata[4]~20                                                                                                             ; 8       ;
; \Reset1:temp0[6]~31                                                                                                       ; 8       ;
; allstate.wait_70u~90                                                                                                      ; 8       ;
; allstate.wmaster1~39                                                                                                      ; 8       ;
; rtl~888                                                                                                                   ; 8       ;
; led_convertor:display_component|convertor:my_convert|temp4[0]~2131                                                        ; 8       ;
; led_convertor:display_component|convertor:my_convert|temp4[1]~2133                                                        ; 8       ;
; allstate.wait_410u~72                                                                                                     ; 8       ;
; rtl~880                                                                                                                   ; 7       ;
; led_convertor:display_component|convertor:my_convert|lpm_add_sub:add_rtl_6|addcore:adder|a_csnbuffer:result_node|cout[1]  ; 7       ;
; reduce_or~112                                                                                                             ; 7       ;
; led_convertor:display_component|mydata[0]~50                                                                              ; 7       ;
; led_convertor:display_component|mydata[2]~52                                                                              ; 7       ;
; rtl~895                                                                                                                   ; 7       ;
; led_convertor:display_component|mydata[1]~51                                                                              ; 7       ;
; led_convertor:display_component|convertor:my_convert|temp3[1]~1287                                                        ; 7       ;
; led_convertor:display_component|convertor:my_convert|LessThan~493                                                         ; 7       ;
; led_convertor:display_component|convertor:my_convert|lpm_add_sub:add_rtl_11|addcore:adder|a_csnbuffer:result_node|cout[1] ; 7       ;
; led_convertor:display_component|convertor:my_convert|temp5~1359                                                           ; 7       ;
+---------------------------------------------------------------------------------------------------------------------------+---------+


+----------------------------------------------------------------------------------------------+
; Peripheral Signals                                                                           ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source  ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
; clk_1u            ; LC1_A12 ; Clock ; no              ; yes                       ; +ve      ;
+-------------------+---------+-------+-----------------+---------------------------+----------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 4              ;
; 1                        ; 4              ;
; 2                        ; 1              ;
; 3                        ; 0              ;
; 4                        ; 0              ;
; 5                        ; 2              ;
; 6                        ; 4              ;
; 7                        ; 6              ;
; 8                        ; 51             ;
+--------------------------+----------------+


+----------------------------------------------+
; Local Routing Interconnect                   ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0                           ; 10             ;
; 1                           ; 6              ;
; 2                           ; 5              ;
; 3                           ; 10             ;
; 4                           ; 18             ;
; 5                           ; 7              ;
; 6                           ; 13             ;
; 7                           ; 2              ;
; 8                           ; 1              ;
+-----------------------------+----------------+


+---------------------------------------------+
; LAB External Interconnect                   ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0                          ; 5              ;
; 1                          ; 0              ;
; 2                          ; 1              ;
; 3                          ; 4              ;
; 4                          ; 1              ;
; 5                          ; 5              ;
; 6                          ; 6              ;
; 7                          ; 3              ;
; 8                          ; 11             ;
; 9                          ; 4              ;
; 10                         ; 9              ;
; 11                         ; 6              ;
; 12                         ; 6              ;
; 13                         ; 3              ;
; 14                         ; 6              ;
; 15                         ; 1              ;
; 16                         ; 1              ;
+----------------------------+----------------+


+------------------------------------------------------------------------------------------+
; Row Interconnect                                                                         ;
+-------+---------------------+-----------------------------+------------------------------+
; Row   ; Interconnect Used   ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
;  A    ;  30 / 96 ( 31 % )   ;  28 / 48 ( 58 % )           ;  37 / 48 ( 77 % )            ;
;  B    ;  56 / 96 ( 58 % )   ;  42 / 48 ( 88 % )           ;  40 / 48 ( 83 % )            ;
;  C    ;  49 / 96 ( 51 % )   ;  40 / 48 ( 83 % )           ;  41 / 48 ( 85 % )            ;
; Total ;  135 / 288 ( 47 % ) ;  110 / 144 ( 76 % )         ;  118 / 144 ( 82 % )          ;
+-------+---------------------+-----------------------------+------------------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  3 / 24 ( 13 % )  ;
; 2     ;  4 / 24 ( 17 % )  ;
; 3     ;  3 / 24 ( 13 % )  ;
; 4     ;  1 / 24 ( 4 % )   ;
; 5     ;  3 / 24 ( 13 % )  ;
; 6     ;  3 / 24 ( 13 % )  ;
; 7     ;  2 / 24 ( 8 % )   ;
; 8     ;  2 / 24 ( 8 % )   ;
; 9     ;  0 / 24 ( 0 % )   ;
; 10    ;  1 / 24 ( 4 % )   ;
; 11    ;  0 / 24 ( 0 % )   ;
; 12    ;  0 / 24 ( 0 % )   ;
; 13    ;  7 / 24 ( 29 % )  ;
; 14    ;  0 / 24 ( 0 % )   ;
; 15    ;  1 / 24 ( 4 % )   ;

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