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Fitter report for system1
Fri Oct 27 10:24:47 2006
Version 5.1 Build 176 10/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. Bidir Pins
9. All Package Pins
10. Control Signals
11. Global & Other Fast Signals
12. Carry Chains
13. Cascade Chains
14. Non-Global High Fan-Out Signals
15. Peripheral Signals
16. LAB
17. Local Routing Interconnect
18. LAB External Interconnect
19. Row Interconnect
20. LAB Column Interconnect
21. LAB Column Interconnect
22. Fitter Resource Usage Summary
23. Fitter Resource Utilization by Entity
24. Delay Chain Summary
25. Pin-Out File
26. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
(including device programming or simulation files), and any
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Fri Oct 27 10:24:47 2006 ;
; Quartus II Version ; 5.1 Build 176 10/26/2005 SJ Full Version ;
; Revision Name ; system1 ;
; Top-level Entity Name ; system1 ;
; Family ; FLEX10K ;
; Device ; EPF10K10LC84-4 ;
; Timing Models ; Final ;
; Total logic elements ; 490 / 576 ( 85 % ) ;
; Total pins ; 24 / 59 ( 41 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K10LC84-4 ; ;
; Use smart compilation ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in D:/altera/my vhdl file/system1/system1.fit.eqn.
+---------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; clock ; 43 ; -- ; -- ; 5 ; yes ; no ; no ; no ; no ; TTL ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+---------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+---------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; bitvector[0] ; 72 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[1] ; 73 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[2] ; 78 ; -- ; 24 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[3] ; 79 ; -- ; 24 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[4] ; 80 ; -- ; 23 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[5] ; 81 ; -- ; 22 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[6] ; 83 ; -- ; 13 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; bitvector[7] ; 5 ; -- ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[0] ; 6 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[1] ; 7 ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[2] ; 8 ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[3] ; 9 ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[4] ; 10 ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; wordselect[5] ; 11 ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[0] ; 62 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[1] ; 64 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[2] ; 65 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[3] ; 66 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[4] ; 67 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[5] ; 69 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[6] ; 70 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; closedots[7] ; 71 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
+---------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+---------------+---------------+---------------+------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Single-Pin OE ; Open Drain ; I/O Standard ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+---------------+---------------+---------------+------------+--------------+
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