clockdiv_synthesis.nlf

来自「本程序以XILINX公司的ISE８.２为开发平台」· NLF 代码 · 共 20 行

NLF

20 行

Release 8.2i - netgen I.31Copyright (c) 1995-2006 Xilinx, Inc.  All rights reserved.Command Line: netgen -intstyle ise -insert_glbl true -w -dir netgen/synthesis
-ofmt verilog -sim ClockDiv.ngc ClockDiv_synthesis.v  Reading design 'ClockDiv.ngc' ...Flattening design ...Processing design ...   Preping design's networks ...  Preping design's macros ...Writing Verilog netlist file
'D:\MY_DESIGN\ISE\LXJ\ClockDiv\netgen\synthesis\ClockDiv_synthesis.v' ...INFO:NetListWriters:633 - The generated Verilog netlist contains Xilinx UNISIM
   simulation primitives and has to be used with UNISIM simulation library for
   correct compilation and simulation. Number of warnings: 0Number of info messages: 1Total memory usage is 57868 kilobytes

clockdiv_synthesis.nlf - 源码说明

本页面展示了「本程序以XILINX公司的ISE８.２为开发平台」中的 clockdiv_synthesis.nlf 源码文件，采用 NLF 编程语言编写，共 20 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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