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library verilog;use verilog.vl_types.all;entity tst_bench_top is generic( PRER_LO : integer := 0; PRER_HI : integer := 1; CTR : integer := 2; RXR : integer := 3; TXR : integer := 3; CR : integer := 4; SR : integer := 4; TXR_R : integer := 5; CR_R : integer := 6; RD : integer := 1; WR : integer := 0; SADR : integer := 16 );end tst_bench_top;
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