display.hier_info

来自「在EDA开发软件QuartusII上利用VHDL语言实现DDS信号发生器」· HIER_INFO 代码 · 共 138 行

|display
clock => ctr:u1.CLKK
Fin => conter4:u2.CLK
displayout[0] <= reg16b:u3.q[0]
displayout[1] <= reg16b:u3.q[1]
displayout[2] <= reg16b:u3.q[2]
displayout[3] <= reg16b:u3.q[3]
displayout[4] <= reg16b:u3.q[4]
displayout[5] <= reg16b:u3.q[5]
displayout[6] <= reg16b:u3.q[6]
displayout[7] <= reg16b:u3.q[7]
displayout[8] <= reg16b:u3.q[8]
displayout[9] <= reg16b:u3.q[9]
displayout[10] <= reg16b:u3.q[10]
displayout[11] <= reg16b:u3.q[11]
displayout[12] <= reg16b:u3.q[12]
displayout[13] <= reg16b:u3.q[13]
displayout[14] <= reg16b:u3.q[14]
displayout[15] <= reg16b:u3.q[15]


|display|ctr:u1
CLKK => div2clk.CLK
CLKK => process1~0.IN1
CNT_EN <= div2clk.DB_MAX_OUTPUT_PORT_TYPE
LOAD <= div2clk.DB_MAX_OUTPUT_PORT_TYPE
RST_CNT <= process1~0.DB_MAX_OUTPUT_PORT_TYPE


|display|conter4:u2
CLK => CQI1[2].CLK
CLK => CQI1[1].CLK
CLK => CQI1[0].CLK
CLK => CQI2[3].CLK
CLK => CQI2[2].CLK
CLK => CQI2[1].CLK
CLK => CQI2[0].CLK
CLK => CQI3[3].CLK
CLK => CQI3[2].CLK
CLK => CQI3[1].CLK
CLK => CQI3[0].CLK
CLK => CQI4[3].CLK
CLK => CQI4[2].CLK
CLK => CQI4[1].CLK
CLK => CQI4[0].CLK
CLK => COUT~reg0.CLK
CLK => CQI1[3].CLK
RST => CQI1[2].ACLR
RST => CQI1[1].ACLR
RST => CQI1[0].ACLR
RST => CQI2[3].ACLR
RST => CQI2[2].ACLR
RST => CQI2[1].ACLR
RST => CQI2[0].ACLR
RST => CQI3[3].ACLR
RST => CQI3[2].ACLR
RST => CQI3[1].ACLR
RST => CQI3[0].ACLR
RST => CQI4[3].ACLR
RST => CQI4[2].ACLR
RST => CQI4[1].ACLR
RST => CQI4[0].ACLR
RST => CQI1[3].ACLR
EN => CQI1[2].ENA
EN => CQI1[1].ENA
EN => CQI1[0].ENA
EN => CQI1[3].ENA
CQ[0] <= CQI1[0].DB_MAX_OUTPUT_PORT_TYPE
CQ[1] <= CQI1[1].DB_MAX_OUTPUT_PORT_TYPE
CQ[2] <= CQI1[2].DB_MAX_OUTPUT_PORT_TYPE
CQ[3] <= CQI1[3].DB_MAX_OUTPUT_PORT_TYPE
CQ[4] <= CQI2[0].DB_MAX_OUTPUT_PORT_TYPE
CQ[5] <= CQI2[1].DB_MAX_OUTPUT_PORT_TYPE
CQ[6] <= CQI2[2].DB_MAX_OUTPUT_PORT_TYPE
CQ[7] <= CQI2[3].DB_MAX_OUTPUT_PORT_TYPE
CQ[8] <= CQI3[0].DB_MAX_OUTPUT_PORT_TYPE
CQ[9] <= CQI3[1].DB_MAX_OUTPUT_PORT_TYPE
CQ[10] <= CQI3[2].DB_MAX_OUTPUT_PORT_TYPE
CQ[11] <= CQI3[3].DB_MAX_OUTPUT_PORT_TYPE
CQ[12] <= CQI4[0].DB_MAX_OUTPUT_PORT_TYPE
CQ[13] <= CQI4[1].DB_MAX_OUTPUT_PORT_TYPE
CQ[14] <= CQI4[2].DB_MAX_OUTPUT_PORT_TYPE
CQ[15] <= CQI4[3].DB_MAX_OUTPUT_PORT_TYPE
COUT <= COUT~reg0.DB_MAX_OUTPUT_PORT_TYPE


|display|reg16b:u3
lock => q[14]~reg0.CLK
lock => q[13]~reg0.CLK
lock => q[12]~reg0.CLK
lock => q[11]~reg0.CLK
lock => q[10]~reg0.CLK
lock => q[9]~reg0.CLK
lock => q[8]~reg0.CLK
lock => q[7]~reg0.CLK
lock => q[6]~reg0.CLK
lock => q[5]~reg0.CLK
lock => q[4]~reg0.CLK
lock => q[3]~reg0.CLK
lock => q[2]~reg0.CLK
lock => q[1]~reg0.CLK
lock => q[0]~reg0.CLK
lock => q[15]~reg0.CLK
d[0] => q[0]~reg0.DATAIN
d[1] => q[1]~reg0.DATAIN
d[2] => q[2]~reg0.DATAIN
d[3] => q[3]~reg0.DATAIN
d[4] => q[4]~reg0.DATAIN
d[5] => q[5]~reg0.DATAIN
d[6] => q[6]~reg0.DATAIN
d[7] => q[7]~reg0.DATAIN
d[8] => q[8]~reg0.DATAIN
d[9] => q[9]~reg0.DATAIN
d[10] => q[10]~reg0.DATAIN
d[11] => q[11]~reg0.DATAIN
d[12] => q[12]~reg0.DATAIN
d[13] => q[13]~reg0.DATAIN
d[14] => q[14]~reg0.DATAIN
d[15] => q[15]~reg0.DATAIN
q[0] <= q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[1] <= q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[2] <= q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[3] <= q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[4] <= q[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[5] <= q[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[6] <= q[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[7] <= q[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[8] <= q[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[9] <= q[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[10] <= q[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[11] <= q[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[12] <= q[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[13] <= q[13]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[14] <= q[14]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[15] <= q[15]~reg0.DB_MAX_OUTPUT_PORT_TYPE