mult.v
来自「fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 」· Verilog 代码 · 共 12 行
V
12 行
module mult(a, b, c);
input [15:0] a;
input [15:0] b;
output [31:0] c;
reg [31:0] c;
always @(a or b)
begin
c = a*b ;
end
endmodule
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