compare.v
来自「fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 」· Verilog 代码 · 共 6 行
V
6 行
module compare(a,b,c);
input[7:0] a,b;
output c;
assign c=(a>b)?1:0;
endmodule
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