jo_check.v
来自「fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 fsk传输系统源码 」· Verilog 代码 · 共 8 行
V
8 行
module jo_check(o_bit,ji_bit,din);
output o_bit,ji_bit;
input[7:0] din;
assign ji_bit=din[7]^din[6]^din[5]^din[4]^din[3]^din[2]^din[1]^din[0];
assign o_bit=~ji_bit;
endmodule
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