_primary.vhd

精简CPU设计

library verilog;
use verilog.vl_types.all;
entity clk_gen is
    generic(
        S1              : integer := 1;
        S2              : integer := 2;
        S3              : integer := 4;
        S4              : integer := 8;
        S5              : integer := 16;
        S6              : integer := 32;
        S7              : integer := 64;
        S8              : integer := 128;
        idle            : integer := 0
    );
    port(
        clk             : in     vl_logic;
        reset           : in     vl_logic;
        clk1            : out    vl_logic;
        clk2            : out    vl_logic;
        clk4            : out    vl_logic;
        fetch           : out    vl_logic;
        alu_clk         : out    vl_logic
    );
end clk_gen;