ddr_sdram.vqm

Sdr SDRAM控制器参考设计,很好的

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// Written by Synplify
// Mon May 22 12:06:25 2000
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// Source file index table:
// Object locations will have the form <file>:<line>
// file 0 "noname"
// file 1 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\ddr_sdram.v "
// file 2 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\params.v "
// file 3 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\pll1.v "
// file 4 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\ddr_control_interface.v "
// file 5 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\ddr_command.v "
// file 6 "\d:\projects\altera\lpcores\ddr\release\v1_1\synthesis\synplicity\ddr_data_path.v "

module ddr_data_path_3 (
  DQM_0,
  DQM_1,
  SC_CL_rep1_0,
  DATAOUT_0,
  DATAOUT_1,
  DATAOUT_2,
  DATAOUT_3,
  DATAOUT_4,
  DATAOUT_5,
  DATAOUT_6,
  DATAOUT_7,
  DATAOUT_8,
  DATAOUT_9,
  DATAOUT_10,
  DATAOUT_11,
  DATAOUT_12,
  DATAOUT_13,
  DATAOUT_14,
  DATAOUT_15,
  DATAOUT_16,
  DATAOUT_17,
  DATAOUT_18,
  DATAOUT_19,
  DATAOUT_20,
  DATAOUT_21,
  DATAOUT_22,
  DATAOUT_23,
  DATAOUT_24,
  DATAOUT_25,
  DATAOUT_26,
  DATAOUT_27,
  DATAOUT_28,
  DATAOUT_29,
  DATAOUT_30,
  DATAOUT_31,
  DQIN_0,
  DQIN_1,
  DQIN_2,
  DQIN_3,
  DQIN_4,
  DQIN_5,
  DQIN_6,
  DQIN_7,
  DQIN_8,
  DQIN_9,
  DQIN_10,
  DQIN_11,
  DQIN_12,
  DQIN_13,
  DQIN_14,
  DQIN_15,
  DATAIN_c_0,
  DATAIN_c_1,
  DATAIN_c_2,
  DATAIN_c_3,
  DATAIN_c_4,
  DATAIN_c_5,
  DATAIN_c_6,
  DATAIN_c_7,
  DATAIN_c_8,
  DATAIN_c_9,
  DATAIN_c_10,
  DATAIN_c_11,
  DATAIN_c_12,
  DATAIN_c_13,
  DATAIN_c_14,
  DATAIN_c_15,
  DATAIN_c_16,
  DATAIN_c_17,
  DATAIN_c_18,
  DATAIN_c_19,
  DATAIN_c_20,
  DATAIN_c_21,
  DATAIN_c_22,
  DATAIN_c_23,
  DATAIN_c_24,
  DATAIN_c_25,
  DATAIN_c_26,
  DATAIN_c_27,
  DATAIN_c_28,
  DATAIN_c_29,
  DATAIN_c_30,
  DATAIN_c_31,
  DM_c_0,
  DM_c_1,
  DM_c_2,
  DM_c_3,
  DQOUT_0,
  DQOUT_1,
  DQOUT_2,
  DQOUT_3,
  DQOUT_4,
  DQOUT_5,
  DQOUT_6,
  DQOUT_7,
  DQOUT_8,
  DQOUT_9,
  DQOUT_10,
  DQOUT_11,
  DQOUT_12,
  DQOUT_13,
  DQOUT_14,
  DQOUT_15,
  OE,
  dqs2a,
  dqs2b,
  d2_OE,
  dqs_oeb,
  DQOE,
  delayed_OE,
  RESET_N_c,
  CLK100_i,
  CLK200_i,
  RESET_N_i,
  CLK100,
  CLK200
);
output DQM_0;
output DQM_1;
input SC_CL_rep1_0;
output DATAOUT_0;
output DATAOUT_1;
output DATAOUT_2;
output DATAOUT_3;
output DATAOUT_4;
output DATAOUT_5;
output DATAOUT_6;
output DATAOUT_7;
output DATAOUT_8;
output DATAOUT_9;
output DATAOUT_10;
output DATAOUT_11;
output DATAOUT_12;
output DATAOUT_13;
output DATAOUT_14;
output DATAOUT_15;
output DATAOUT_16;
output DATAOUT_17;
output DATAOUT_18;
output DATAOUT_19;
output DATAOUT_20;
output DATAOUT_21;
output DATAOUT_22;
output DATAOUT_23;
output DATAOUT_24;
output DATAOUT_25;
output DATAOUT_26;
output DATAOUT_27;
output DATAOUT_28;
output DATAOUT_29;
output DATAOUT_30;
output DATAOUT_31;
input DQIN_0;
input DQIN_1;
input DQIN_2;
input DQIN_3;
input DQIN_4;
input DQIN_5;
input DQIN_6;
input DQIN_7;
input DQIN_8;
input DQIN_9;
input DQIN_10;
input DQIN_11;
input DQIN_12;
input DQIN_13;
input DQIN_14;
input DQIN_15;
input DATAIN_c_0;
input DATAIN_c_1;
input DATAIN_c_2;
input DATAIN_c_3;
input DATAIN_c_4;
input DATAIN_c_5;
input DATAIN_c_6;
input DATAIN_c_7;
input DATAIN_c_8;
input DATAIN_c_9;
input DATAIN_c_10;
input DATAIN_c_11;
input DATAIN_c_12;
input DATAIN_c_13;
input DATAIN_c_14;
input DATAIN_c_15;
input DATAIN_c_16;
input DATAIN_c_17;
input DATAIN_c_18;
input DATAIN_c_19;
input DATAIN_c_20;
input DATAIN_c_21;
input DATAIN_c_22;
input DATAIN_c_23;
input DATAIN_c_24;
input DATAIN_c_25;
input DATAIN_c_26;
input DATAIN_c_27;
input DATAIN_c_28;
input DATAIN_c_29;
input DATAIN_c_30;
input DATAIN_c_31;
input DM_c_0;
input DM_c_1;
input DM_c_2;
input DM_c_3;
output DQOUT_0;
output DQOUT_1;
output DQOUT_2;
output DQOUT_3;
output DQOUT_4;
output DQOUT_5;
output DQOUT_6;
output DQOUT_7;
output DQOUT_8;
output DQOUT_9;
output DQOUT_10;
output DQOUT_11;
output DQOUT_12;
output DQOUT_13;
output DQOUT_14;
output DQOUT_15;
input OE;
output dqs2a;
output dqs2b;
output d2_OE;
output dqs_oeb;
output DQOE;
input delayed_OE;
input RESET_N_c;
input CLK100_i;
input CLK200_i;
input RESET_N_i;
input CLK100;
input CLK200;
wire DQM_0 ;
wire DQM_1 ;
wire SC_CL_rep1_0 ;
wire DATAOUT_0 ;
wire DATAOUT_1 ;
wire DATAOUT_2 ;
wire DATAOUT_3 ;
wire DATAOUT_4 ;
wire DATAOUT_5 ;
wire DATAOUT_6 ;
wire DATAOUT_7 ;
wire DATAOUT_8 ;
wire DATAOUT_9 ;
wire DATAOUT_10 ;
wire DATAOUT_11 ;
wire DATAOUT_12 ;
wire DATAOUT_13 ;
wire DATAOUT_14 ;
wire DATAOUT_15 ;
wire DATAOUT_16 ;
wire DATAOUT_17 ;
wire DATAOUT_18 ;
wire DATAOUT_19 ;
wire DATAOUT_20 ;
wire DATAOUT_21 ;
wire DATAOUT_22 ;
wire DATAOUT_23 ;
wire DATAOUT_24 ;
wire DATAOUT_25 ;
wire DATAOUT_26 ;
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wire DATAOUT_28 ;
wire DATAOUT_29 ;
wire DATAOUT_30 ;
wire DATAOUT_31 ;
wire DQIN_0 ;
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wire DQIN_2 ;
wire DQIN_3 ;
wire DQIN_4 ;
wire DQIN_5 ;
wire DQIN_6 ;
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wire DQIN_10 ;
wire DQIN_11 ;
wire DQIN_12 ;
wire DQIN_13 ;
wire DQIN_14 ;
wire DQIN_15 ;
wire DATAIN_c_0 ;
wire DATAIN_c_1 ;
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wire DATAIN_c_4 ;
wire DATAIN_c_5 ;
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wire DATAIN_c_9 ;
wire DATAIN_c_10 ;
wire DATAIN_c_11 ;
wire DATAIN_c_12 ;
wire DATAIN_c_13 ;
wire DATAIN_c_14 ;
wire DATAIN_c_15 ;
wire DATAIN_c_16 ;
wire DATAIN_c_17 ;
wire DATAIN_c_18 ;
wire DATAIN_c_19 ;
wire DATAIN_c_20 ;
wire DATAIN_c_21 ;
wire DATAIN_c_22 ;
wire DATAIN_c_23 ;
wire DATAIN_c_24 ;
wire DATAIN_c_25 ;
wire DATAIN_c_26 ;
wire DATAIN_c_27 ;
wire DATAIN_c_28 ;
wire DATAIN_c_29 ;
wire DATAIN_c_30 ;
wire DATAIN_c_31 ;
wire DM_c_0 ;
wire DM_c_1 ;
wire DM_c_2 ;
wire DM_c_3 ;
wire DQOUT_0 ;
wire DQOUT_1 ;
wire DQOUT_2 ;
wire DQOUT_3 ;
wire DQOUT_4 ;
wire DQOUT_5 ;
wire DQOUT_6 ;
wire DQOUT_7 ;
wire DQOUT_8 ;
wire DQOUT_9 ;
wire DQOUT_10 ;
wire DQOUT_11 ;
wire DQOUT_12 ;
wire DQOUT_13 ;
wire DQOUT_14 ;
wire DQOUT_15 ;
wire OE ;
wire dqs2a ;
wire dqs2b ;
wire d2_OE ;
wire dqs_oeb ;
wire DQOE ;
wire delayed_OE ;
wire RESET_N_c ;
wire CLK100_i ;
wire CLK200_i ;
wire RESET_N_i ;
wire CLK100 ;
wire CLK200 ;
wire [15:0] DQOUT;
wire [15:12] DM_c;
wire [127:96] DATAIN_c;
wire [63:48] DQIN;
wire [31:0] DATAOUT;
wire [3:0] dmin2;
wire [3:0] dmin1;
wire [31:0] din2;
wire [31:0] din1;
wire [15:0] din2x_2;
wire [15:0] din1x_h3;
wire [15:0] din1x_l1;
wire [15:0] din1x_l3;
wire [15:0] din1x_l2;
wire [0:0] SC_CL_rep1;
wire [15:0] din1x_h2;
wire [15:0] din1x_h1;
wire [3:0] dmin2a;
wire [15:0] dq1;
wire [31:0] din2a;
wire [1:0] DQM;
wire [1:0] dm1;
wire hi_lo ;
wire dqs1b ;
wire dqs1a ;
wire ioe ;
wire GND ;
wire VCC ;
  assign VCC = 1'b1;
  assign GND = 1'b0;
// @6:109
  apex20k_lcell ioe_Z (
	.regout(ioe),
	.clk(CLK100),
	.dataa(OE),
	.aclr(RESET_N_i)
);
defparam ioe_Z.operation_mode="normal";
defparam ioe_Z.output_mode="reg_only";
defparam ioe_Z.packed_mode="false";
defparam ioe_Z.lut_mask="aaaa";
// @6:196
  apex20k_lcell d2_OE_0 (
	.regout(d2_OE),
	.clk(CLK200_i),
	.dataa(OE)
);
defparam d2_OE_0.operation_mode="normal";
defparam d2_OE_0.output_mode="reg_only";
defparam d2_OE_0.packed_mode="false";
defparam d2_OE_0.lut_mask="aaaa";
// @6:262
  apex20k_lcell DQOE_0 (
	.regout(DQOE),
	.clk(CLK100_i),
	.dataa(OE),
	.aclr(RESET_N_i)
);
defparam DQOE_0.operation_mode="normal";
defparam DQOE_0.output_mode="reg_only";
defparam DQOE_0.packed_mode="false";
defparam DQOE_0.lut_mask="aaaa";
// @6:196
  apex20k_lcell dqs2a_0 (
	.regout(dqs2a),
	.clk(CLK200_i),
	.dataa(dqs1a),
	.aclr(RESET_N_i),
	.ena(d2_OE)
);
defparam dqs2a_0.operation_mode="normal";
defparam dqs2a_0.output_mode="reg_only";
defparam dqs2a_0.packed_mode="false";
defparam dqs2a_0.lut_mask="aaaa";
// @6:196
  apex20k_lcell dqs2b_0 (
	.regout(dqs2b),
	.clk(CLK200_i),
	.dataa(dqs1b),
	.aclr(RESET_N_i),
	.ena(d2_OE)
);
defparam dqs2b_0.operation_mode="normal";
defparam dqs2b_0.output_mode="reg_only";
defparam dqs2b_0.packed_mode="false";
defparam dqs2b_0.lut_mask="aaaa";
// @6:196
  apex20k_lcell dqs_oeb_0 (
	.regout(dqs_oeb),
	.clk(CLK200_i),
	.dataa(ioe),
	.datab(d2_OE),
	.aclr(RESET_N_i)
);
defparam dqs_oeb_0.operation_mode="normal";
defparam dqs_oeb_0.output_mode="reg_only";
defparam dqs_oeb_0.packed_mode="false";
defparam dqs_oeb_0.lut_mask="8888";
// @6:158
  apex20k_lcell hi_lo_Z (
	.regout(hi_lo),
	.clk(CLK200),
	.dataa(hi_lo),
	.datab(DQOE),
	.aclr(RESET_N_i)
);
defparam hi_lo_Z.operation_mode="normal";
defparam hi_lo_Z.output_mode="reg_only";
defparam hi_lo_Z.packed_mode="false";
defparam hi_lo_Z.lut_mask="4444";
// @6:196
  apex20k_lcell dqs1a_Z (
	.regout(dqs1a),
	.clk(CLK200_i),
	.dataa(dqs1a),
	.datab(delayed_OE),
	.aclr(RESET_N_i)
);
defparam dqs1a_Z.operation_mode="normal";
defparam dqs1a_Z.output_mode="reg_only";
defparam dqs1a_Z.packed_mode="false";
defparam dqs1a_Z.lut_mask="4444";
// @6:196
  apex20k_lcell dqs1b_Z (
	.regout(dqs1b),
	.clk(CLK200_i),
	.dataa(dqs1b),
	.datab(delayed_OE),
	.aclr(RESET_N_i)
);
defparam dqs1b_Z.operation_mode="normal";
defparam dqs1b_Z.output_mode="reg_only";
defparam dqs1b_Z.packed_mode="false";
defparam dqs1b_Z.lut_mask="4444";
// @6:158
  apex20k_lcell DQM_0_ (
	.regout(DQM[0]),
	.clk(CLK200),
	.dataa(dm1[0]),
	.aclr(RESET_N_i)
);
defparam DQM_0_.operation_mode="normal";
defparam DQM_0_.output_mode="reg_only";
defparam DQM_0_.packed_mode="false";
defparam DQM_0_.lut_mask="aaaa";
// @6:158
  apex20k_lcell DQM_1_ (
	.regout(DQM[1]),
	.clk(CLK200),
	.dataa(dm1[1]),
	.aclr(RESET_N_i)
);
defparam DQM_1_.operation_mode="normal";
defparam DQM_1_.output_mode="reg_only";
defparam DQM_1_.packed_mode="false";