multiple.v

来自「Verilog 编写的fir滤波器」· Verilog 代码 · 共 17 行

module multiple(hins,clk2,xs,reset,P);  //乘法器模块
input [7:0] hins;    //输入h(i)
input [8:0] xs;       //输入x(i)+x(N-i-1)
input reset,clk2; 
output [15:0] P;
wire[9:0] part1,part2,part3,part4;
wire[7:0] temp;
reg [7:0] hin;
reg [8:0] x;
always@(negedge clk2)  //为保持同步，故加D触发器
    begin
        hin=hins;
        x=xs;
end
partmul partmul1(hin,x,reset,part1,part2,part3,part4,temp);  //调用部分积产生模块
wallance wallance1(part1,part2,part3,part4,temp,P);   //调用wallance模块
endmodule