ffd2.v

来自「Verilog 编写的fir滤波器」· Verilog 代码 · 共 12 行

module FFD2(OE,reset,P,Pout);  
input OE,reset;
input [15:0] P;
output[15:0] Pout;
reg[15:0] Pout;
always@(OE or reset)
begin
    if(!OE) Pout=Pout;
    else if(!reset) Pout=Pout;
    else Pout=P;
end
endmodule