up_tp.v

Verilog 编写的fir滤波器

module up_tp;
reg clk1,clk2,reset;
reg [7:0] xin;
reg[63:0] hin;
wire [16:0] P;
wire [127:0] x1;
wire [7:0] x2,x3;
wire [8:0] x4;
wire [7:0] h;
wire[3:'0] n;
wire OE;
parameter DELY=100;
up up1(clk1,clk2,reset,n,xin,hin,P,x1,x2,x3,x4,h,OE);
always #(DELY*5) clk1=~clk1;
always #(DELY/2) clk2=~clk2;
initial begin clk1=0; clk2=0; hin=64'b0000000000000000000000101111110000000101111111111111001101001100; xin=0; reset=1;
#DELY reset=0;
#DELY reset=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=2;
#(DELY*5)  xin=0;
#(DELY*5)  xin=3;
#(DELY*5)  xin=0;
#(DELY*5)  xin=1;
#(DELY*5)  xin=-1;
#(DELY*5)  xin=0;
#(DELY*5)  xin=2;
#(DELY*5)  xin=1;
#(DELY*5)  xin=0;
#(DELY*5)  xin=1;
#(DELY*5)  xin=0;
#(DELY*5)  xin=3;
#(DELY*5)  xin=2;
#(DELY*5)  xin=1;
#(DELY*5)  xin=0;
#(DELY*5)  xin=1;
#(DELY*5)  xin=-1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=0;
#(DELY*5)  xin=0;
#(DELY*5)  xin=0;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
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#(DELY*5)  xin=1;
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#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*5)  xin=1;
#(DELY*10) $finish;
end
initial $monitor($time,,,"clk1=%d clk2=%d reset=%d n=%d xin=%d hin=%d P=%d x1=%d x2=%d x3=%d x4=%d h=%d OE=%d",clk1,clk2,reset,n,xin,hin,P,x1,x2,x3,x4,h,OE);
endmodule