shifter.v

来自「Verilog 编写的fir滤波器」· Verilog 代码 · 共 30 行

module shifter(clk1,reset,xin,xout);//移位寄存器模块
 input clk1,reset;  //定义时钟、清零信号
 input [7:0] xin;   //输入序列
 output[127:0] xout;  //输出的x(0)-x(N-1),将16个8位数保存在一个寄存器型数组中
 reg [127:0] xout;
 always@(posedge clk1 or negedge reset)   //定义移位寄存器模型，上一级输出为下一级输入
   begin
      if(!reset)      xout=0;
      else 
       begin
         xout[7:0]<=xin;
         xout[15:8]<=xout[7:0];
         xout[23:16]<=xout[15:8];
         xout[31:24]<=xout[23:16];
         xout[39:32]<=xout[31:24];
         xout[47:40]<=xout[39:32];
         xout[55:48]<=xout[47:40];
         xout[63:56]<=xout[55:48];
         xout[73:64]<=xout[63:56];
         xout[79:72]<=xout[73:64];
         xout[87:80]<=xout[79:72];
         xout[95:88]<=xout[87:80];
         xout[103:96]<=xout[95:88];
         xout[111:104]<=xout[103:96];
         xout[119:112]<=xout[111:104];
         xout[127:120]<=xout[119:112];
        end
    end
endmodule