booth.v

Verilog 编写的fir滤波器

module booth(a2,a1,a0,d);  //booth编码模块
input a2,a1,a0;    //输入为三个1 bit数
output[2:0] d;    //由于输出为五种信号，故采用3 bit数表示
reg[2:0] d; 
always@(a2 or a1 or a0)  //按照booth编码表得出结果
 begin
  case({a2,a1,a0})
    3'b000:  d=3'b000;
    3'b001:  d=3'b001;
    3'b010:  d=3'b001;
    3'b011:  d=3'b010;
    3'b100:  d=3'b110;
    3'b101:  d=3'b111;
    3'b110:  d=3'b111;
    3'b111:  d=3'b000;
    default: d=3'bz;
   endcase
 end
endmodule