📄 it51_alu.v
字号:
// 10101rrr 2 MOV Rn,data addr
// 11110000 1 MOVX @DPTR,A
// 1111001i 1 MOVX @Ri,A
// 11110101 2 MOV data addr,A
// 1111011i 1 MOV @Ri,A
// 11111rrr 1 MOV Rn,A
// 11000000 2 PUSH data addr INC SP: MOV "@SP",<src>
// 11010000 2 POP data addr MOV <dest>,"@SP": DEC SP
Do_I_MOV <= 1'b1 ;
end
if (OpCode == 8'b10000101)
begin
// 10000101 3 MOV data addr,data addr
Do_I_MOVD <= 1'b1 ;
end
// 030714 >>>
if (OpCode[7:3] == 5'b10111)
begin
// 10111rrr 3 CJNE Rn,#data,code addr
Do_I_CJNE <= 1'b1 ;
end
if (OpCode[7:1] == 7'b1011011 & ~PCPause)
begin
// 1011011i 3 CJNE @Ri,#data,code addr
Do_I_CJNE <= 1'b1 ;
end
// <<<
// Bit Operations
Do_B_Inv <= 1'b0 ;
Do_B_C_BA <= 1'b0 ;
Do_B_C_Dir <= 1'b0 ;
Do_B_BA_Dir <= 1'b0 ;
Do_B_MOV <= 1'b0 ;
Do_B_JBC <= 1'b0 ;
Do_B_Op <= OpCode[5:4] ;
if (OpCode[1:0] == 2'b00)
begin
Do_B_Inv <= 1'b1 ;
end
if (OpCode == 8'b01110010 | OpCode == 8'b10000010 | OpCode == 8'b10100000 | OpCode == 8'b10100010 | OpCode == 8'b10110000)
begin
// 01110010 2 ORL C, bit addr
// 10000010 2 ANL C,bit addr
// 10100000 2 ORL C,/bit addr
// 10100010 2 MOV C,bit addr
// 10110000 2 ANL C,/bit addr
Do_B_C_BA <= 1'b1 ;
end
if (OpCode == 8'b10110011 | OpCode == 8'b11000011 | OpCode == 8'b11010011)
begin
// 10110011 1 CPL C
// 11000011 1 CLR C
// 11010011 1 SETB C
Do_B_C_Dir <= 1'b1 ;
end
if (OpCode == 8'b10110010 | OpCode == 8'b11000010 | OpCode == 8'b11010010)
begin
// 10110010 2 CPL bit addr
// 11000010 2 CLR bit addr
// 11010010 2 SETB bit addr
Do_B_BA_Dir <= 1'b1 ;
end
if (OpCode == 8'b10010010)
begin
// 10010010 2 MOV bit addr,C
Do_B_MOV <= 1'b1 ;
end
if (OpCode == 8'b00010000)
begin
// 00010000 3 JBC bit addr, code addr
Do_B_JBC <= 1'b1 ;
end
Last_r <= Last ;
end
end
// YFC >>>
// BUG op_d4
always @(ACC or CY_In or AC_In)
begin : DA
reg[8:0] accu;
reg lc;
//accu = unsigned({1'b0, ACC});
accu = {1'b0, ACC};
if (AC_In == 1'b1 | accu[3:0] > 9)
begin
accu = accu + 6;
end
lc = accu[8];
// if CY_In = '1' or accu(7 downto 4) > 9 then
if (CY_In == 1'b1 | accu[8:4] > 9)
begin
accu = accu + 96;
end
accu[8] = accu[8] | lc | CY_In;
//ADA = std_logic_vector(accu) ;
ADA = accu ;
end
// <<<
always @(MOV_Op or IB or ACC or IA_d)
begin : MOV
case (MOV_Op)
4'b0111 :
begin
// 01110101 3 MOV data addr,#data
// 0111011i 2 MOV @Ri,#data
// 01111rrr 2 MOV Rn,#data
MOV_Q = IB ;
end
4'b1000 :
begin
// 10000101 3 MOV data addr,data addr
// 1000011i 2 MOV data addr,@Ri
// 10001rrr 2 MOV data addr,Rn
MOV_Q = IA_d ;
end
4'b1010 :
begin
// 1010011i 2 MOV @Ri,data addr
// 10101rrr 2 MOV Rn,data addr
MOV_Q = IA_d ;
end
4'b1111 :
begin
// 11110000 1 MOVX @DPTR,A
// 1111001i 1 MOVX @Ri,A
// 11110101 2 MOV data addr,A
// 1111011i 1 MOV @Ri,A
// 11111rrr 1 MOV Rn,A
MOV_Q = ACC ;
end
4'b1100, 4'b1101 :
begin
// 11000000 2 PUSH data addr INC SP: MOV "@SP",<src>
// 11010000 2 POP data addr MOV <dest>,"@SP": DEC SP
MOV_Q = IA_d ;
end
default :
begin
MOV_Q = 8'bxxxxxxxx ;
end
endcase
end
AddSub4 I1 (ACC[3:0], AOP2[3:0], Do_A_SUBB, Do_A_SUBB ^ (Do_A_Carry & CY_In), AS_Q[3:0], AS_AC);
AddSub3 I2 (ACC[6:4], AOP2[6:4], Do_A_SUBB, AS_AC, AS_Q[6:4], AS_Carry7);
AddSub1 I3 (ACC[7], AOP2[7], Do_A_SUBB, AS_Carry7, AS_Q[7], AS_CY);
AddSub8 I4 (IA, IB, 1'b1, 1'b1, CJNE_Q, CJNE_CY_n);
// Accumulator ALU
assign AOP2 = (Do_A_Imm == 1'b1) ? IB : IA ;
assign ACC_Q = ACC_Q_0 & ACC_Q_1 & ACC_Q_2 & ACC_Q_3 & ACC_Q_3 & ACC_Q_4 & ACC_Q_5 & ACC_Q_6 & ACC_Q_7 & ACC_Q_8 & ACC_Q_9 & ACC_Q_10 & ACC_Q_11 & ACC_Q_12 & ACC_Q_13 & ACC_Q_14 & ACC_Q_15 & ACC_Q_16 & ACC_Q_17 & ACC_Q_18 & ACC_Q_19 ;
assign ACC_Q_0 = (Do_A_CLR == 1'b1) ? 8'b00000000 : {8{1'b1}} ;
assign ACC_Q_1 = (Do_A_RR == 1'b1) ? {ACC[0], ACC[7:1]} : {7{1'b1}} ;
assign ACC_Q_2 = (Do_A_RRC == 1'b1) ? {CY_In, ACC[7:1]} : {7{1'b1}} ;
assign ACC_Q_3 = (Do_A_RL == 1'b1) ? {ACC[6:0], ACC[7]} : {7{1'b1}} ;
assign ACC_Q_4 = (Do_A_RLC == 1'b1) ? {ACC[6:0], CY_In} : {7{1'b1}} ;
assign ACC_Q_5 = (Do_A_INC == 1'b1) ? (ACC + 1) : {8{1'b1}} ;
assign ACC_Q_6 = (Do_A_DEC == 1'b1) ? (ACC - 1) : {8{1'b1}} ;
assign ACC_Q_7 = (Do_A_CPL == 1'b1) ? ~ACC : {8{1'b1}} ;
assign ACC_Q_8 = (Do_A_ORL == 1'b1) ? ACC | AOP2 : {8{1'b1}} ;
assign ACC_Q_9 = (Do_A_ANL == 1'b1) ? ACC & AOP2 : {8{1'b1}} ;
assign ACC_Q_10 = (Do_A_XRL == 1'b1) ? ACC ^ AOP2 : {8{1'b1}} ;
assign ACC_Q_11 = (Do_A_SWAP == 1'b1) ? {ACC[3:0], ACC[7:4]} : {4{1'b1}} ;
assign ACC_Q_12 = (Do_A_XCH == 1'b1) ? IA : {8{1'b1}} ;
assign ACC_Q_13 = (Do_A_XCHD == 1'b1) ? {ACC[7:4], IA[3:0]} : {4{1'b1}} ;
assign ACC_Q_14 = (Do_A_MOV == 1'b1) ? AOP2 : {8{1'b1}} ;
assign ACC_Q_15 = (Do_A_DA == 1'b1) ? ADA[7:0] : {8{1'b1}} ;
assign ACC_Q_16 = (Do_A_ADD == 1'b1) ? AS_Q : {8{1'b1}} ;
assign ACC_Q_17 = (Do_A_SUBB == 1'b1) ? AS_Q : {8{1'b1}} ;
assign ACC_Q_18 = (Do_A_MUL == 1'b1) ? Mul_Q[7:0] : {8{1'b1}} ;
assign ACC_Q_19 = (Do_A_DIV == 1'b1) ? Div_Q[7:0] : {8{1'b1}} ;
// ACC_Q_20 <= "--------";
assign CY_Out = (Do_A_RRC == 1'b1) ? ACC[0] : (Do_A_RLC == 1'b1) ? ACC[7] : (Do_A_DA == 1'b1) ? ADA[8] : (Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1) ? AS_CY ^ Do_A_SUBB : (Do_I_CJNE == 1'b1) ? ~CJNE_CY_n : (Do_B_C_Dir == 1'b1 & Do_B_Op == 2'b11) ? ~CY_In : (Do_B_C_Dir == 1'b1 & Do_B_Op == 2'b00) ? 1'b0 : (Do_B_C_Dir == 1'b1 & Do_B_Op == 2'b01) ? 1'b1 : (Do_B_C_BA == 1'b1 & Do_B_Op == 2'b11 & Do_B_Inv == 1'b0) ? CY_In | Bit_IsOne : (Do_B_C_BA == 1'b1 & Do_B_Op == 2'b00 & Do_B_Inv == 1'b0) ? CY_In & Bit_IsOne : (Do_B_C_BA == 1'b1 & Do_B_Op == 2'b10 & Do_B_Inv == 1'b1) ? CY_In | Bit_IsOne : (Do_B_C_BA == 1'b1 & Do_B_Op == 2'b10 & Do_B_Inv == 1'b0) ? Bit_IsOne : (Do_B_C_BA == 1'b1 & Do_B_Op == 2'b11 & Do_B_Inv == 1'b1) ? CY_In & Bit_IsOne : (Do_A_DIV == 1'b1 | Do_A_MUL == 1'b1) ? 1'b0 : 1'bx ;
assign OV_Out = (Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1) ? AS_CY ^ AS_Carry7 : (Do_A_MUL == 1'b1) ? Mul_OV : (Do_A_DIV == 1'b1) ? Div_OV : 1'bx ;
assign AC_Out = (Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1) ? AS_AC ^ Do_A_SUBB : 1'bz ;
// Auxiliary ALU
assign IOP = (Do_I_Imm == 1'b1) ? IB : ACC ;
// IDCPBL_Q <= (IA + 1) when Do_I_INC = '1' else -- No flags
// (IA - 1) when Do_I_DEC = '1' else -- No flags
// IOP or IA when Do_I_ORL = '1' else -- No flags
// IOP and IA when Do_I_ANL = '1' else -- No flags
// IOP xor IA when Do_I_XRL = '1' else -- No flags
// ACC when Do_A_XCH = '1' else -- No flags
// IA(7 downto 4) & ACC(3 downto 0) when Do_A_XCHD = '1' else -- No flags
// MOV_Q when Do_I_MOV = '1' else -- No flags
// IA_d when Do_I_MOVD = '1' else -- No flags
// Bit_Result when Do_B_JBC = '1' or
// Do_B_BA_Dir = '1' or
// Do_B_MOV = '1' else
// "--------";
always @(Do_B_JBC or Do_B_BA_Dir or Do_B_MOV or Bit_Result or Do_I_MOV or
Do_I_MOVD or MOV_Q or IA_d or Do_A_XCH or Do_A_XCHD or ACC or IA or
Do_I_INC or Do_I_DEC or Do_I_ORL or Do_I_ANL or Do_I_XRL or IOP)
begin : IDCPBL
reg[1:0] X1;
reg[1:0] X2;
reg[4:0] X3;
X1 = {Do_I_MOV, Do_I_MOVD};
X2 = {Do_A_XCH, Do_A_XCHD};
X3 = {Do_I_INC, Do_I_DEC, Do_I_ORL, Do_I_ANL, Do_I_XRL};
IDCPBL_Q = 8'bxxxxxxxx ;
if (Do_B_JBC == 1'b1 | Do_B_BA_Dir == 1'b1 | Do_B_MOV == 1'b1)
begin
IDCPBL_Q = Bit_Result ;
end
case (X1)
2'b10 :
begin
IDCPBL_Q = MOV_Q ;
end
2'b01 :
begin
IDCPBL_Q = IA_d ;
end
default :
begin
IDCPBL_Q = 0 ;
end
endcase
case (X2)
2'b10 :
begin
IDCPBL_Q = ACC ;
end
2'b01 :
begin
IDCPBL_Q = {IA[7:4], ACC[3:0]} ;
end
default :
begin
IDCPBL_Q = 0 ;
end
endcase
case (X3)
5'b10000 :
begin
IDCPBL_Q = (IA + 1) ;
end
5'b01000 :
begin
IDCPBL_Q = (IA - 1) ;
end
5'b00100 :
begin
IDCPBL_Q = IOP | IA ;
end
5'b00010 :
begin
IDCPBL_Q = IOP & IA ;
end
5'b00001 :
begin
IDCPBL_Q = IOP ^ IA ;
end
default :
begin
IDCPBL_Q = 0 ;
end
endcase
end
assign DJNZ = ((IA - 1) != 8'b00000000) ? 1'b1 : 1'b0 ;
assign CJNE = (Do_I_CJNE == 1'b1 & CJNE_Q != 8'b00000000) ? 1'b1 : (Do_I_CJNE == 1'b1) ? 1'b0 : (AS_Q != 8'b00000000) ? 1'b1 : 1'b0 ;
// Bit operations
assign Bit_Op1 = IA & ~Bit_Pattern ;
assign Bit_Op2 = (Do_B_Inv == 1'b1) ? Bit_Pattern & ~IA : Bit_Pattern & IA ;
assign Bit_IsOne = (Bit_Op2 == 8'b00000000) ? 1'b0 : 1'b1 ;
assign Bit_Result = (Do_B_BA_Dir == 1'b1 & Do_B_Op == 2'b11) ? IA ^ Bit_Pattern : ((Do_B_BA_Dir == 1'b1 & Do_B_Op == 2'b00) | Do_B_JBC == 1'b1) ? Bit_Op1 : (Do_B_BA_Dir == 1'b1 & Do_B_Op == 2'b01) ? IA | Bit_Pattern : (Do_B_MOV == 1'b1) ? Bit_Op1 | (Bit_Pattern & {CY_In, CY_In, CY_In, CY_In, CY_In, CY_In, CY_In, CY_In}) : 8'bxxxxxxxx ;
// Mul / Div
IT51_MD md (
Clk,
Rst_n,
ACC,
B,
Mul_Q,
Mul_OV,
Div_Q,
Div_OV,
Div_Rdy
);
// Sets OV
assign B_Q = (Do_A_MUL == 1'b1) ? Mul_Q[15:8] : (Do_A_DIV == 1'b1) ? Div_Q[15:8] : 8'bxxxxxxxx ;
// Flags
assign AC_Wr = ((Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1) & Do_A_CJNE == 1'b0) ? Last_r : 1'b0 ;
assign OV_Wr = (((Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1) & Do_A_CJNE == 1'b0) | Do_A_DIV == 1'b1 | Do_A_MUL == 1'b1) ? Last_r : 1'b0 ;
assign CY_Wr = (Do_A_ADD == 1'b1 | Do_A_SUBB == 1'b1 | Do_A_RRC == 1'b1 | Do_A_RLC == 1'b1 | Do_I_CJNE == 1'b1 | Do_A_DA == 1'b1 | Do_B_C_BA == 1'b1 | Do_B_C_Dir == 1'b1 | Do_A_DIV == 1'b1 | Do_A_MUL == 1'b1) ? Last_r : 1'b0 ;
endmodule
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