reg8.v

来自「这个是用可编程器件进行仿真CPU的程序」· Verilog 代码 · 共 36 行

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//** Revision    :  0.1
//** File name   :  reg8.v
//** Module name :  reg8
//** Discription :  A 8-bit register with reset and load
//** Simulator   :  Max+plus II
//** Synthesizer :  Max+plus II
//** Author      :  IamFree
//** Last modify :    @ 2006///
//** Create date :  2006/03/08
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module reg8(Dout,Din,rst_n,clk,ld);
//Parameter define
parameter width=8;

//Port define
output [width-1:0] Dout;
input  [width-1:0] Din;
input  rst_n;
input  clk;
input  ld;

//Port type
reg    [width-1:0] Dout;

//Body
always @(posedge clk or negedge rst_n)
 begin
  if(!rst_n)  Dout<=8'b0000_0000;
  else if(ld) Dout<=Din;
 end

endmodule