mux3x3.v
来自「这个是用可编程器件进行仿真CPU的程序」· Verilog 代码 · 共 40 行
V
40 行
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//** Revision : 0.1
//** File name : mux3x3.v
//** Module name : mux3x3
//** Discription :
//** Simulator : Max+plus II
//** Synthesizer : Max+plus II
//** Author : IamFree
//** Last modified: @ 2006///
//** Created date: 2006/03/09
//**************************************************
module mux3x3(mux_out,mux_sel,mux_a,mux_b,mux_c);
//Parameter define
parameter width=3;
//Port define
output [width-1:0] mux_out;
input [1:0] mux_sel;
input [width-1:0] mux_a;
input [width-1:0] mux_b;
input [width-1:0] mux_c;
//Port type
reg [width-1:0] mux_out;
//Body
always @(mux_sel or mux_a or mux_b or mux_c)
begin
case(mux_sel)
2'b00:mux_out=mux_a;
2'b01:mux_out=mux_b;
2'b10:mux_out=mux_c;
2'b11:mux_out=3'b000;
endcase
end
endmodule
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