sub_one11.v
来自「这个是用可编程器件进行仿真CPU的程序」· Verilog 代码 · 共 30 行
V
30 行
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//** Revision : 0.1
//** File name : sub_one11.v
//** Module name : sub_one11
//** Discription : A 11-bit integer substracted with 1
//** Simulator : Max+plus II
//** Synthesizer : Max+plus II
//** Author : IamFree
//** Last modified: @ 2006///
//** Created date: 2006/03/09
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module sub_one11(s1_O,s1_I);
//Parameter define
parameter width=11;
//Port define
output [width-1:0] s1_O;
input [width-1:0] s1_I;
//Port type
reg [width-1:0] s1_O;
//Body
always @(s1_I)
s1_O=s1_I-11'b0000_0000_001;
endmodule
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