crc_32.fit.rpt

crc校验功能

; PCI I/O                                              ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                            ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                   ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX          ; Auto                           ; Auto                           ;
; Auto Delay Chains                                    ; On                             ; On                             ;
; Auto Merge PLLs                                      ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic   ; Off                            ; Off                            ;
; Perform Register Duplication                         ; Off                            ; Off                            ;
; Perform Register Retiming                            ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining               ; Off                            ; Off                            ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication             ; Auto                           ; Auto                           ;
; Auto Register Duplication                            ; Off                            ; Off                            ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; Error detection CRC                          ; Off                      ;
; Reserve Data[0] pin after configuration      ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/FPGA/crc_final/crc_32_16/crc_32.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/FPGA/crc_final/crc_32_16/crc_32.pin.


+---------------------------------------------------------------------+
; Fitter Resource Usage Summary                                       ;
+---------------------------------------------+-----------------------+
; Resource                                    ; Usage                 ;
+---------------------------------------------+-----------------------+
; Total logic elements                        ; 80 / 10,570 ( < 1 % ) ;
;     -- Combinational with no register       ; 32                    ;
;     -- Register only                        ; 16                    ;
;     -- Combinational with a register        ; 32                    ;
;                                             ;                       ;
; Logic element usage by number of LUT inputs ;                       ;
;     -- 4 input functions                    ; 34                    ;
;     -- 3 input functions                    ; 17                    ;
;     -- 2 input functions                    ; 13                    ;
;     -- 1 input functions                    ; 4                     ;
;     -- 0 input functions                    ; 12                    ;
;                                             ;                       ;
; Logic elements by mode                      ;                       ;
;     -- normal mode                          ; 80                    ;
;     -- arithmetic mode                      ; 0                     ;
;     -- qfbk mode                            ; 0                     ;
;     -- register cascade mode                ; 0                     ;
;     -- synchronous clear/load mode          ; 12                    ;
;     -- asynchronous clear/load mode         ; 48                    ;
;                                             ;                       ;
; Total LABs                                  ; 12 / 1,057 ( 1 % )    ;
; Logic elements in carry chains              ; 0                     ;
; User inserted logic elements                ; 0                     ;
; Virtual pins                                ; 0                     ;
; I/O pins                                    ; 50 / 346 ( 14 % )     ;
;     -- Clock pins                           ; 7 / 16 ( 44 % )       ;
; Global signals                              ; 2                     ;
; M512s                                       ; 0 / 94 ( 0 % )        ;
; M4Ks                                        ; 0 / 60 ( 0 % )        ;
; M-RAMs                                      ; 0 / 1 ( 0 % )         ;
; Total memory bits                           ; 0 / 920,448 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 920,448 ( 0 % )   ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )        ;
; PLLs                                        ; 0 / 6 ( 0 % )         ;
; Global clocks                               ; 2 / 16 ( 13 % )       ;
; Regional clocks                             ; 0 / 16 ( 0 % )        ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )         ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )        ;
; SERDES receivers                            ; 0 / 44 ( 0 % )        ;
; Maximum fan-out node                        ; clk                   ;
; Maximum fan-out                             ; 48                    ;
; Highest non-global fan-out signal           ; crc_result_reg[24]    ;
; Highest non-global fan-out                  ; 11                    ;