div2.vhd

FPGA设计的时钟！很特别

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--分频程序
--说明：将系统频率1024Hz分成1Hz。
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div2 is
	port ( clk  : in std_logic;     --系统频率源1024Hz
		   f1hz : out std_logic );  --1hz输出信号
end div2;

architecture arch of div2 is
	 signal count : integer range 0 to  1;
   begin
	process ( clk )
	   begin
		if ( clk'event and clk='1' ) then
			count<=count+1;
           if count>=1 then f1hz<='1';
               else f1hz<='0';	
        end if;
      end if;
	end process;
end arch;