sec60.vhd

来自「FPGA设计的时钟！很特别」· VHDL 代码 · 共 10 行

--************************************************************************--
--60秒计数器程序
--************************************************************************--

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sec60 is
	port ( in1hz : in std_logic;       --1hz的时钟源输入
		   rst   : in std_logic;       --reset复位键，高电平有