sec_set.vhd

来自「FPGA设计的时钟！很特别」· VHDL 代码 · 共 10 行

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--秒位设置程序
--说明：校时秒位或对设置秒位的闹钟数值。
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sec_set is
	port ( rst : in std_logic;		--复位键，高电平有