min60.vhd

FPGA设计的时钟！很特别

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--60分计数器程序
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity min60 is
	port ( fin : in std_logic;       --秒进位信号输入
		   rst : in std_logic;       --reset复位键，高电平有