hour24.vhd

FPGA设计的时钟！很特别

--************************************************************************--
--24时计数器程序
--************************************************************************--

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hour24 is
	port ( fin : in std_logic;       --分进位信号输入
		   rst : in std_logic;       --reset复位键，高电平有