change.vhd

FPGA设计的时钟！很特别

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--3输入数据选择器选通程序
--说明：通过输入set和alarm的不同，选择数码管的不同显示方式。
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity change is 
	port ( set   : in std_logic;	--设置时间键，高电平有