crc_unit_16.v

基于FPGA的SD控制器实现.目前实现读操作功能,可作参考.

//Written by Vladimir Boykov
//Last modification August, 2005

module crc_unit_16 (clk, ready, crc);

input clk;           //SD clock
input ready;
output crc;          //CRC checksum
    
//Registers for CRC
reg  d1, d2, d3, d4, d5, d6, d7, d8, d9, d10, d11, d12, d13, d14, d15, d16;

//Xor elements
wire xor1, xor2, xor3; 

assign xor1 = 1'b1 ^ d16;
assign xor2 = d5 ^ xor1;
assign xor3 = d12 ^ xor1;

assign crc = d16;

always @ (posedge clk) begin
    if (ready) begin
       d1 <= xor1;
       d2 <= d1;
       d3 <= d2;
       d4 <= d3;
       d5 <= d4;
       d6 <= xor2;
       d7 <= d6; 
       d8 <= d7;
       d9 <= d8;
       d10 <= d9;
       d11 <= d10;
       d12 <= d11;
       d13 <= xor3;
       d14 <= d13; 
       d15 <= d14;
       d16 <= d15; 
     end
end   
    
endmodule