crc_unit_7.v

基于FPGA的SD控制器实现.目前实现读操作功能,可作参考.

//Written by Vladimir Boykov
//Last modification August, 2005

module crc_unit_7 (sd_clk, reset, data_in, stop, crc);

input sd_clk;       //SD clock
input reset;        //Local reset
input data_in;      //Input data
input stop;         //Shift command
output [6:0] crc;   //CRC checksum
    
//Registers for CRC
reg  d1, d2, d3, d4, d5, d6, d7;

//Xor elements
wire xor1, xor2; 

assign xor1 = data_in ^ d7;
assign xor2 = d3 ^ xor1;

assign crc[0] = d1;
assign crc[1] = d2;
assign crc[2] = d3;
assign crc[3] = d4;
assign crc[4] = d5;
assign crc[5] = d6;
assign crc[6] = d7;

always @ (posedge sd_clk or posedge reset) begin
    if (reset) begin
       d1 <= 1'b0;
       d2 <= 1'b0;
       d3 <= 1'b0;
       d4 <= 1'b0;
       d5 <= 1'b0;
       d6 <= 1'b0;
       d7 <= 1'b0; 
    end else begin
       if (!stop) begin
          d1 <= xor1;
          d2 <= d1;
          d3 <= d2;
          d4 <= xor2;
          d5 <= d4;
          d6 <= d5;
          d7 <= d6; 
       end
    end
end   
    
endmodule