add.v

来自「在ise下设计的蝶形变换程序」· Verilog 代码 · 共 31 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    22:34:11 11/21/2006 
// Design Name: 
// Module Name:    add 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module add(dataa, datab, result);
	 parameter w2=17;
	 input [w2-1:0] dataa;
    input [w2-1:0] datab;
    output [w2-1:0] result;
    assign result=dataa+datab;
endmodule