📄 diexing.spl
字号:
[Inputs]
clk
=Are_in[7:0]=
=Aim_in[7:0]=
=Bre_in[7:0]=
=Bim_in[7:0]=
=c_in[7:0]=
=cps_in[8:0]=
=cms_in[8:0]=
[Outputs]
=Dre_out[7:0]=
=Dim_out[7:0]=
=Ere_out[7:0]=
=Eim_out[7:0]=
[BiDir]
[ATTRIBUTES]
VeriModel diexing
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